Implementation and Verification of Probabilistic Computing System Based on Emulated Random Circuit Elements : A Basic Study

무어의 법칙이 공정 미세화의 한계에 직면함에 따라, 기존 디지털 시스템에서 연산 비용이 높은 복잡한 최적화 및 NP-hard 문제를 효율적으로 해결하기 위한 유망한 CMOS+X 기술로 확률연산 컴퓨팅이 주목받고 있다. 본 연구에서는 확률 소자의 동작특성을 기 반으로 한 p-bit을 활용하여 확률연산 컴퓨팅 시스템을 설계하고 실험적으로 검증하였다. 회로 수준에서 sMTJ(stochastic Magnetic Tunnel Junction)와 유사한 특성을 모방함으로써 실제로 동작 가능한 p-bit 네트워크를 구현하였다. 특히 sampling time과 retention time 간의 상대적 조절이 시스템의 성능과 안정성에 미치는 영향을 분석하였으며, Full Adder 논리 연산 및 3-SAT 문제 해결 실험을 통해 제안된 시스템의 연산 기능과 효율성을 입증하였다.