ADP-Optimized Booth-GPC Multiplier Architecture based on Minimum GPC Allocation Strategy

딥러닝 기술의 발전과 양자내성암호의 도입으로 대규모 곱셈 연산의 요구되며, 시스템 성능의 핵심 요소로 작용한다. 이러한 연산을 가속하기 위한 하드웨어 곱셈 가속기 연구가 진행되어 왔다. 초기 연구는 연산속도 향상에 초점을 맞추었으나 많은 하드웨어 자원을 사용하는 한계가 있어 고속 연산 외에도 자원 효율성을 동시에 고려한 연구를 진행하였다. 그러나 이러한 연구들은 부분곱 생성과 부분곱 행렬 압축 단계를 독립적으로 설계하여, 전체적인 곱셈기 구조의 최적화가 고려되지 않았다. 본 논문에서는 곱셈기 구조를 통합적으로 고려하여 자원 효율성을 향상시키고 곱셈 속도를 가속화 하는 일반화된 병렬 카운터(GPC: General Parallel Counter) 기반 최소 GPC 할당 전략을 적용한 자원 효율적인 Booth-GPC 곱셈기 구조를 제안한다. 제안 구조는 Radix-8 Booth 곱셈기를 적용하여 부분곱의 수를 줄여 연산량과 지연을 감소시킨다. 또한, Booth 곱셈기의 부분곱 행렬에 맞추어 압축 효율이 높은 GPC를 우선적으로 할당하는 전략을 통해 FPGA 기반 곱셈기의 LUT 사용을 감소시킨다. 최종 합산 단계에는 캐리 전파 지연이 적은 Han-Carlson 덧셈기를 적용하였다. 성능 검증을 위해 Intel Stratix IV FPGA에서 8, 16, 32 비트 곱셈기에 대한 구현 및 합성 결과, 제안된 구조는 각각 128 LUT/4.70ns, 502 LUT/7.58ns, 1,740 LUT/8.90ns의 성능을 보였다. 이 구조는 기존 곱셈기 대비 지연시간은 2.06% 증가하였지만, LUT 사용량을 47.16%까지 감소시켰다. 결론적으로, 제안된 곱셈기 구조는 모든 비트 폭에서 가장 낮은 Area-Delay Product를 달성하여, 지연속도와 자원 효율성 간의 성능 균형을 입증하였다.