Integrated Multibinary Architecture for Advanced Computing with Neural Transformers: Second Edition, with Provable Mathematics

We introduce Multibinary (MB) computing: an invertible, lower-triangular mapping over that re-expresses integers and vectors as -tuples amenable to parallel evaluation. We prove bijectivity and derive tight bounds for both regimes: sequential time and parallel time with total work , where . Building on this structure, we define 4D embeddings (time, position, domain, content) and an explicit training objectivewith a scheduler that modulates domain signals. We outline a hardware roadmap—from a high-end FPGA prototype to ASIC—together with a reproducible benchmark protocol for latency, throughput, and energy per token. The work positions MB as a practical, structure-preserving representation that may reduce latency/energy in dedicated pre/post-processing kernels and improve temporal/domain conditioning during training. Limitations. The MB transform preserves information; gains depend on structure-aligned kernels, memory locality, and the training recipe. Large-scale empirical validation is an essential next step. Presentamos el cómputo multibinario (MB): un mapeo invertible, triangular inferior, sobre que re-expresa enteros y vectores como -tuplas aptas para evaluación paralela. Demostramos la biyectividad y obtenemos cotas ajustadas en ambos regímenes: tiempo secuencial y tiempo paralelo con trabajo total , donde . Sobre esta base definimos embeddings 4D (tiempo, posición, dominio, contenido) y un objetivo de entrenamiento explícitocon un scheduler que modula señales de dominio. Detallamos una hoja de ruta hardware—desde prototipo en FPGA de alta gama hasta ASIC—y un protocolo de benchmarks reproducible para latencia, rendimiento y energía por token. El enfoque posiciona a MB como una representación práctica y preservadora de información que puede reducir latencia/energía en kernels dedicados de pre/post-proceso y mejorar el condicionamiento temporal/de dominio durante el entrenamiento. Limitaciones. La transformada MB preserva la información; las ganancias dependen de kernels alineados con la estructura, localidad de memoria y la receta de entrenamiento. La validación empírica a gran escala es un siguiente paso clave.

Publication Details

Journal
Zenodo (CERN European Organization for Nuclear Research)
Published
2025-11-04
DOI
https://doi.org/10.5281/zenodo.17521383
Primary Topic
Ferroelectric and Negative Capacitance Devices
Type
article
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Integrated Multibinary Architecture for Advanced Computing with Neural Transformers: Second Edition, with Provable Mathematics

Zenodo (CERN European Organization for Nuclear Research)
Ferroelectric and Negative Capacitance Devices
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Integrated Multibinary Architecture for Advanced Computing with Neural Transformers: Second Edition, with Provable Mathematics

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Abstract

We introduce Multibinary (MB) computing: an invertible, lower-triangular mapping over that re-expresses integers and vectors as -tuples amenable to parallel evaluation. We prove bijectivity and derive tight bounds for both regimes: sequential time and parallel time with total work , where . Building on this structure, we define 4D embeddings (time, position, domain, content) and an explicit training objectivewith a scheduler that modulates domain signals. We outline a hardware roadmap—from a high-end FPGA prototype to ASIC—together with a reproducible benchmark protocol for latency, throughput, and energy per token. The work positions MB as a practical, structure-preserving representation that may reduce latency/energy in dedicated pre/post-processing kernels and improve temporal/domain conditioning during training. Limitations. The MB transform preserves information; gains depend on structure-aligned kernels, memory locality, and the training recipe. Large-scale empirical validation is an essential next step. Presentamos el cómputo multibinario (MB): un mapeo invertible, triangular inferior, sobre que re-expresa enteros y vectores como -tuplas aptas para evaluación paralela. Demostramos la biyectividad y obtenemos cotas ajustadas en ambos regímenes: tiempo secuencial y tiempo paralelo con trabajo total , donde . Sobre esta base definimos embeddings 4D (tiempo, posición, dominio, contenido) y un objetivo de entrenamiento explícitocon un scheduler que modula señales de dominio. Detallamos una hoja de ruta hardware—desde prototipo en FPGA de alta gama hasta ASIC—y un protocolo de benchmarks reproducible para latencia, rendimiento y energía por token. El enfoque posiciona a MB como una representación práctica y preservadora de información que puede reducir latencia/energía en kernels dedicados de pre/post-proceso y mejorar el condicionamiento temporal/de dominio durante el entrenamiento. Limitaciones. La transformada MB preserva la información; las ganancias dependen de kernels alineados con la estructura, localidad de memoria y la receta de entrenamiento. La validación empírica a gran escala es un siguiente paso clave.

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