Méthodes et outils probabilistes pour l’analyse de fiabilité des netlists de portes logiques

L’analyse des SoC complexes pour la certification automobile ISO26262 requiert l’extraction de métriques de fiabilité telles que le taux de masquage logique d’un circuit, utilise pour calculer les probabilités de propagation des fautes. De telles métriques peuvent être extraites par des méthodes expérimentales, telles que l’injection de fautes, ou par des méthodes analytiques. Nous proposons des méthodes probabilistes avancées pour calculer diverses métriques de fiabilité à partir de la netlist d’un circuit. Ces métriques seront utilisées dans des modèles de fautes et des processus d’évaluation de fiabilité tels que les approches RAMS et MBSA. Lors d’un précédent doctorat, le modèle HCPM, base sur le partitionnement de netlists, a été breveté. La présente thèse s’appuie sur ces travaux, étend et complète les développements du modèle HCPM, et s’inspire de la méthode de partitionnement pour concevoir un nouveau modèle d’analyse des circuits combinatoires, capable de traiter une gamme plus large de circuits. Dans la méthode développée, l’analyse des taux d’erreur des signaux de sortie est réalisée séparément dans chaque cluster, en utilisant le même modèle probabiliste pour tous les blocs de la partition. Pour déterminer le taux d’erreur d’un circuit combinatoire, les taux d’erreur des signaux de sortie des clusters sont transmis de bloc en bloc, jusqu’à atteindre les signaux de sortie primaires du circuit. La complexité d’analyse d’un circuit entier est ainsi réduite à la complexité du cluster le plus lourd. Sous des contraintes spécifiques de partitionnement, l’étude globale du circuit reste précise, tandis que le temps et la mémoire nécessaires pour l’analyse sont considérablement réduits. Tout au long de la thèse, les résultats de fiabilité obtenus sont comparés avec ceux d’autres modèles analytiques de l’état de l’art et vérifiés par comparaison avec les taux obtenus à l’aide d’un outil d’injection de fautes implémenté sur un FPGA. Les aspects de notre modèle qui font l’objet de réflexions et de débats sont (1) la pertinence de la distribution des fautes simulées par notre algorithme dans un circuit, (2) la prise en compte des probabilités des états des signaux reconvergent dans les calculs des taux d’erreur. Un fan-out reconvergent qui se déploie sur plusieurs clusters conduit à une estimation incorrecte du taux d’erreur d’un circuit combinatoire. L’extraction des métriques alimentera les procédés RAMS et MBSA pour évaluer la sûreté a l’échelle du système, en composant les résultats obtenus au niveau des blocs grâce à la méthode développée. Un second développement de la thèse porte sur des méthodes plus réalistes physiquement, comme le modèle Transistor-PTM, basé sur le schéma transistor d’une porte logique. Des modèles de fautes pour d’autres composants élémentaires d’une bibliothèque de portes silicium sont également explorés afin de lier les modèles analytiques probabilistes a la fiabilité d’un SoC physique.