A Design and Implementation of 32-bit RISC-V RV32IM Processor based on Dynamic Branch Prediction

최근 활발히 연구 및 사용되고 있는 RISC-V ISA는 2010년부터 UC 버클리에서 개발되어 오고 있는 RISC 기반의 무료 개방형 ISA이다. RISC-V는 메모리 접근, 정수형 연산, 분기 등의 명령어를 포함하는 RV32I ISA를 기본 명령어 체계로 가지며 RV32I 이후 고려해야 할 명령어 집합은 곱셈 및 나눗셈 명령어를 포함하는 M 확장 집합이다. 또한, 보다 빠른 프로세서의 성능을 얻기 위해서는 분기 명령어의 분기 예측이 필수적으로 요구된다. 본 연구는 동적 분기 예측 기법 중 gshare 및 RAS(Return address stack) 기법이 적용된 RV32IM 프로세서를 제안한다. 또한, 제안된 프로세서의 gshare 기법에 포함되는 PHT(Pattern history table)의 최적 크기를 확인하였다. 제안된 프로세서의 최대 동작 주파수는 Artix-7 FPGA에서 50 MHz 이상을 만족한다. 제안된 프로세서의 성능은 Dhrystone과 CoreMark 벤치마크 프로그램을 통해 검증되었다. 제안하는 프로세서는 1.35 DMIPS/MHz 및 2.96 CoreMark 점수를 갖는다. 성능 평가를 통해 관련 연구 중 우수한 성능을 갖는 RVCoreP 프로세서의 DMIPS 점수에 대비하여 8% 우수한 성능을 보임을 확인하였다.