Maximum Error Reduction Method for Fixed-Width Radix-8 Booth Multiplier Using Error Bound Analysis

곱셈은 기본적인 산술 연산자로서 디지털 신호처리, 영상처리 등에서 널리 사용된다. 곱셈기는 면적과 전 력소모가 크므로 디지털시스템 구현 시 효율적인 곱셈기의 설계는 필수적이다. 고정길이 곱셈기는 일반 곱셈기 보 다 면적과 전력소모에서 우수하나, 양자화로 인한 최대오차에 때문에 사용이 제한된다. 본 논문에서는 고정길이 radix-8 Booth 곱셈기의 설계 방법을 제안하고, 제안한 곱셈기의 오차범위를 분석한 후 최대오차를 감소하기 위한 방법을 제안한다. 고정길이 곱셈기의 오차 성능 비교 시뮬레이션에서 제안한 방법의 오차 성능이 기존 방법보다 우 수하였다. 또한, 제안한 고정길이 radix-8 곱셈기를 Verilog HDL로 설계하고 인텔 FPGA로 합성하여 비교한 결 과, 절사후 고정길이 곱셈기 보다 하드웨어는 약 35%, 지연시간은 13%, 전력소모는 약 23% 적게 사용하였다.